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LAZHAR AMINE

Mr LAZHAR AMINE
PhD student

GE
ENIS
Sfax University
 
Address: 2 rue de l'ecole 0 Evry France
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CV:

 

 

 

Lazhar AMINE

( +33669298586
*: lazhar_amine@yahoo.fr

 

 

 

           Ingénieur microélectronique /électronique

 

 DIPLOMES 

2009-2010

  • Institut National des Sciences Appliquées de Lyon (I.N.S.A.)
    Master de  rechercheDispositifs de l'Electronique Intégrée (DEI) option Circuits et Systèmes Intégrés (CI)

Juin 2008 

  • Ecole Nationale d’Ingénieurs de Sfax
    Obtention du diplôme national d’ingénieur en génie électrique spécialité électronique et nouvelles technologies (option microélectronique).

2005 – 2008

  • Cycle d'ingénieur :

Trois ans  dans l'Ecole Nationale d’Ingénieurs de Sfax (ENIS),  sous la spécialitée génie électrique, option électronique et nouvelles technologies

 

2003 – 2005 

  •  Cycle Préparatoire:
    Deux ans Mathématiques Physique (MP) dans l’Institue Préparatoire aux Etude d’Ingénieurs de Bizerte (IPEIB)

 

Juin 2003 

  • Baccalauréat : (Section mathématique)

Obtention du diplôme de Baccalauréat en juin 2003.

COMPÉTENCES TECHNIQUES

 Microélectronique :

  • Electrical & physical designers : Conception de circuits intégrés mixtes & analogiques, simulation niveau transistors, placement layout et vérifications
  • Maîtrise des outils de conception en microélectronique et notamment la chaîne de conception CADENCE

Logiciels : Cadence /Mentor (calibre) / Eldo / Microwind / LTspice/ Spice /Tanner /ADS (Advanced Design System)/ Quartus/ ModelSim/ Matlab

 Langages: VHDL/ SystémC/ C.

 Systèmes d'exploitation : Windows / Lunix/ Mac Os.

FORMATIONS

 

  1. 1.      Participation à la 7ème session of the Analog and Mixed Signal Workshop au CERN.
  2. 2.      Juin 2010 : Travaux pratiques en salle blanche (au CIME-Nanotech à Grenoble).
 

 

  1. 3.      Janvier à Février 2010 : Formation sur cadence dans le cadre de Travaux pratiques en CIMIRLY d’INSA LYON (Centre Inter universitaire Microélectronique de Région Lyonnaise).

 

EXPERIENCE PROFESSIONNELLE 

Depuis Février 2015 : Ingénieur Layout et design  chez ALTIS Semiconductor

ü  RF design (switch, LNA wifi, LNA LTE)

ü  Support layout

ü  Portage des technologies

ü  Modélisation des resistances

Janvier 2014- Janvier 2015 : Freelance

Juin 2012- Décembre 2013: Ingénieur consultant en microélectronique analogique chez Volt : INTEL Sophia.

  • Février 2013/ Novembre 2013 : Participation à la conception d’un nouveau produit mémoire de type SRAM en technologie 20 nm.

ü Contribution à l’étude et l’évaluation d’une nouvelle architecture mémoire utilisant du dual rail

ü Mise en place une nouvelle architecture de gestion des différents modes d’alimentation par une méthode de rétention adaptée aux nouvelles contraintes technologiques.

ü Conception du bloc power switch et de la diode du mode rétention.

ü Conception d’une nouvelle architecture d’un circuit de gestion d’alimentation.

ü Simulation hSpice, Cadence ICADV12.1.

  • Novembre2012 / Janvier 2013 : Participation à la conception de mémoire SRAM en technologie 28 nm.

ü   Conception du circuit DFT pour but d’émuler le comportement du mémoire SRAM  à haute températures (125C) à basse température (25C).

ü   Simulation Titan,   Cadence 6.1.5.

  • Juin2012 / Octobre 2012 : Participation à la conception de mémoire SRAM 2 portes en
     technologie 28 nm.

ü Participation à la conception et la caractérisation d’un mémoire de type SRAM  en technologie CMOS 28 nm.

ü Simulation Titan, Cadence 6.1.5.

Octobre 2010 - Juin 2012: Ingénieur consultant en microélectronique analogique chez Davidson.

  • · Mars 2012 /Mai 2012: Une mission chez SYRLINKS Rennes.

ü  Teste sur carte d’un nouveau circuit équipé d’un traceur de localisation.

  Calibrage des paramètres, test RF @406MHz et @121Mhz (fréquence, Jitter ; Puissance...). Mesure de stabilité 24h, Mesure en fonction du température (-20° ,25°C et 55 °C), Mesure de la consommation

Environnement technique: Oscilloscope, analyseur de spectre, beacon tester, ampèremètre, voltmètre

  • · Avril 2011/ Octobre 2011 : Une mission chez NXP CAEN au sein de Business Unit identification.

Rôle : Participation à la conception du  nouveau chip NFC PN547

Activités:

ü Conception d’oscillateur RC

ü Conception d’amplificateur et de comparateur

ü Simulation et simulation post layout de LDO (simulations corner & mont carlo avant et après Layout).

ü Simulation et simulation  post layout de BandGap (simulations corner & mont carlo avant et après Layout).

ü Layout du circuit analogique.

ü Placement et routage des IP et des standard cells

ü Power Analysis.

ü  Check DRC with PVS.

ü  Check LVS with ASSURA.

ü CMOS technology (140nm).

ü  Environnement  technique : Cadence 6.1.4.

  • Octobre 2010/ Mars 2011 : Une mission chez NXP CAEN au sein de Business Unit  DATA CONVERTER.

Rôle : Participation au TAPE-OUT des trois convertisseurs analogiques numériques différents (Antlia, Tucana Dual jedec 3G, Testchip of Tucana jedec 5G) :

Activités:

ü  Layout des  blocs analogiques

ü   Placement, Routage et Floorplanning.

ü   Power Analysis.

ü  Optimisation de chemin critique

ü  Design Rule Checking (vérification des règles physiques et logiques de la techno) avec PVS

ü  Layout Vs Schematic (concordance des transistors par rapport à la schématique

ü    Environnement technique : Cadence.

ü    Check with PVS/ ASSURA.

ü   Technologie CMOS 14 (140nm).

 

 

      Projet d’études 

Février -Septembre 2010 :

 Projet de master  au sein de Laboratoire de physique nucléaire et de hautes energies (LPNHE)  groupe Collisionneur Linéaire (LC)

 

Sujet :

Conception d'un Convertisseur Analogique/Numérique pour système de traitement du signal d'un trajectomètre Silicium pour Physique des Particules.

Description

 

ü  Etude de l'état de l'art du convertisseur analogique numérique.

ü  Conception du convertisseur Wilkinson faible consommation faible bruit faible.

ü  Implémentation sur Cadence et optimisation des résultats obtenues.

ü  Layout.

ü  Vérification des règles technologiques (DRC et LVS avec Assura et Calibre).

ü  Simulation post-layout + vérification.

ü  Participation Floorplan.

ü  Participation à la conception et programmation de circuit de test pour les chips.

 

Décembre 2009  à Février 2010 :

Travaux de laboratoire : au sein de  l’Institut National des Sciences Appliquées de Lyon (I.N.S.A.)

Sujet 

Etude, conception et simulation d’un oscillateur controle? en tension (VCO) aux fre?quences GSM 1.8 GHz avec ADS

Description

 

ü  Spécification du système (technologie AMS 0.35um type d'Oscillateur LC oscillant à la fréquence 1800MHz tous en respectant les contraintes de norme GSM/DSC 1800)

ü  Etude du modèle équivalent de self-inductance intégrés et du varactor.

ü  Conception électrique (architecture différentielle double paire croisée CMOS).

ü  Implémentation sur ADS.

ü  Dimensionnement et simulation (fréquentiel bruit, linéarité...) puis optimisation.

 

Septembre 2009  à Février 2010 :

Travaux de laboratoire : au sein de  l’Institut National des Sciences Appliquées de Lyon (I.N.S.A.)

Sujet 

Conception et simulation d’un AOP Miller trois étages Folded  cascod en technologie  CMOS TSMC 0.18 μm

Description

 

ü  un cahier de charge (technologie 0.18um tension d'alimentation +2.5v to -2.5v gain statique=100db gain bonde passante=400Mhz SR=3.5v/us charge (33pF; 1KOhm)

ü  Spe?cification du syste?me (choix de l'architecture adéquate)  

ü  Conception e?lectrique

ü  Simulation électrique

ü  Layout

  • En utilisant l’outil de conception LTSPICE, Layout avec l’outil Microwind

 

Février -Juin 2008 :

Projet de fin d'études au sein de la LaboratoireElectronique Micro-technologie & communication (EMC, ENIS  « TUNISIE »).

 

Sujet :

Conception d'un modulateur et d'un démodulateur faible bruit pour un microphone microsystème en technologie AMS 0.35µm

Description

 

ü  Etude de l’architecture « AMPLIFICATEUR CHOPPER »

ü  Conception du circuit de polarisation.

ü  Conception du modulateur faible bruit, faible consommation (avec les circuits de commandes).

ü  Implémentation sur Cadence et optimisation des résultats obtenues.

ü  Layout.

ü  Verification des règles technologiques.

Mots clés 

Modulateur, démodulateur, faible bruit, transistor fantôme, système ‘‘ bootstrapping’’, signaux discordante, circuit de polarisation,

 

Octobre et Novembre 2007 :

  • Concption et simulation d’un amplificateur différentiel faible bruit en technologie CMOS.

Activités : Conception électrique, Simulation électrique et Layout.

Environnement technique: Tanner.

 

LANGUES :

  • Anglais : Bon Niveau technique
  • Français : Lire, écrire, parler.

 



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